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Verilog代碼生成

# Verilog代碼生成

Verireason Qwen2.5 7b RTLCoder Verilog GRPO Reasoning Tb I1 GGUF
這是一個針對Verilog硬件描述語言優化的7B參數大語言模型，專注於RTL編碼和推理任務，提供多種量化版本。
大型語言模型 Transformers 英語
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mradermacher
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Verireason Qwen2.5 7b RTLCoder Verilog GRPO Reasoning Tb GGUF
這是一個基於Qwen2.5-7b的量化模型，專注於Verilog代碼生成和推理任務，採用了強化學習技術進行優化。
大型語言模型 Transformers 英語
V
mradermacher
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Verireason Codellama 7b RTLCoder Verilog GRPO Reasoning Tb
VeriReason是一種結合強化學習與測試平臺反饋的Verilog RTL代碼生成方法，顯著提升了預訓練模型在硬件設計領域的性能。
大型語言模型 Transformers
V
Nellyw888
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Codev R1 Distill Qwen 7B
基於DeepSeek-R1蒸餾的Verilog RTL代碼生成模型，在Verilog基準測試中表現優異
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zhuyaoyu
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Fine Tuned Codegen 16B Verilog
Openrail
VeriGen是基於CodeGen-multi-16B微調的16B參數模型，專門用於生成Verilog硬件描述語言代碼。
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shailja
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Fine Tuned Codegen 6B Verilog
Openrail
VeriGen是基於CodeGen-multi-16B微調的6B參數模型，專門用於生成Verilog硬件描述語言代碼。
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shailja
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Fine Tuned Codegen 2B Verilog
Openrail
VeriGen是一個基於CodeGen-multi-2B微調的20億參數模型，專門用於生成Verilog硬件描述語言代碼。
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shailja
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