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Verilog代码生成

# Verilog代码生成

Verireason Qwen2.5 7b RTLCoder Verilog GRPO Reasoning Tb I1 GGUF
这是一个针对Verilog硬件描述语言优化的7B参数大语言模型，专注于RTL编码和推理任务，提供多种量化版本。
大型语言模型 Transformers 英语
V
mradermacher
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Verireason Qwen2.5 7b RTLCoder Verilog GRPO Reasoning Tb GGUF
这是一个基于Qwen2.5-7b的量化模型，专注于Verilog代码生成和推理任务，采用了强化学习技术进行优化。
大型语言模型 Transformers 英语
V
mradermacher
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Verireason Codellama 7b RTLCoder Verilog GRPO Reasoning Tb
VeriReason是一种结合强化学习与测试平台反馈的Verilog RTL代码生成方法，显著提升了预训练模型在硬件设计领域的性能。
大型语言模型 Transformers
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Nellyw888
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Codev R1 Distill Qwen 7B
基于DeepSeek-R1蒸馏的Verilog RTL代码生成模型，在Verilog基准测试中表现优异
大型语言模型 Transformers
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zhuyaoyu
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Fine Tuned Codegen 16B Verilog
Openrail
VeriGen是基于CodeGen-multi-16B微调的16B参数模型，专门用于生成Verilog硬件描述语言代码。
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shailja
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Fine Tuned Codegen 6B Verilog
Openrail
VeriGen是基于CodeGen-multi-16B微调的6B参数模型，专门用于生成Verilog硬件描述语言代码。
大型语言模型 Transformers 其他
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shailja
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Fine Tuned Codegen 2B Verilog
Openrail
VeriGen是一个基于CodeGen-multi-2B微调的20亿参数模型，专门用于生成Verilog硬件描述语言代码。
大型语言模型 Transformers 其他
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shailja
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